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测试指南|如何解决DDR内存系统测试难题?

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发表时间:2021-02-26 10:55作者:DanielQiu网址:http://www.smart-ele.com

DDR应用现状

随着近十年以来智能手机、智能电视、AI技术的风起云涌,人们对容量更高、速度更快、能耗更低、物理尺寸更小的嵌入式和计算机存储器的需求不断提高,DDR SDRAM也不断地响应市场的需求和技术的升级推陈出新。

目前,用于主存的DDR SDRAM系列的芯片已经演进到了DDR5了,但市场上对经典的DDR3 SDRAM的需求仍然比较旺盛。


测试痛点

测试和验证电子设备中的DDR内存,客户一般面临三大难题:

如何连接DDR内存管脚;

如何探测和验证突发的读写脉冲信号;

配置测试系统完成DDR内存一致性测试。


泰克测试方案

为解决研发人员在DDR内存系统研发、调试和验证测试的难题,推荐配置基于MSO64B示波器的内存调试及一致性测试系统,主要功能如下:

-完整的覆盖DDR3和LPDDR3规范测试的项目

-自动实现突发Write/Read信号分离,可以在同一次采集数据中完成参数测试;

-对控制器端可以自定义修改电平门限,适用不同存储接口的设计;

-支持CMD总线解码,更加直观的反应内存总线读写时序;

-同时兼顾标准化测试和单项调试,可以用于产品调试和验证环节;

-自动生成一致性测试报告,汇总测试数据和关键波形截图

-TDP77系列三模探头,提供DDR测试专用FLEXB柔性连接附件,针对DDR芯片/颗粒狭小空间设计,配合Interposer完成各种类型DDR芯片的信号连接


系统中的MSO6B示波器是全新一代高精度/多通道信号采集与分析设备,具有12bits高分辨率ADC,uV级的本底噪声和50Gs/s高采样率,准确捕获和分析DDR读写和控制信号FlexChannel技术通过TLP058探头可以灵活将任一模拟通道转变为8路数字通道,实现数字通道测试。




使用泰克DDR测试系统,工程师可以享受到如下便利:

- 无需参考复杂的JEDEC规范,快速测试关键指标系统参数,找到系统潜在风险;泰克提供与JEDEC联合发布的测试MOI,指导使用者轻松完成信号连接、仪器设置与全自动或手动测试。

-通过探头可以将系统工作时的波形准确的采集下,提供最直接最深入的信号接口时序/幅度信息,无需设置特定的测试场景;

- 对特殊场景下DDR/LPDDR的应用提供测试能力,可以确保系统性能的前提下找到芯片工作的极限条件;

- 无需人工进行READ/WRITE的区分,全自动软件判断,或者通过CMD总线进行联合调试,发现潜在的时序风险;


核心技术指标


1. 模拟通道数:不小于4通道

2. 带宽:不低于8GHz

3. 最高采样率:不小于50Gs/s

4. 垂直分辨率:不小于12bits(硬件,非软件实现)

5. 数字通道数:可支持32路数字通道

6. 本底噪声 (50Ω阻抗,4GHz,1mV/div,RMS) :不大于100µV

7. 可视化触发:支持20个用户绘制区域的软件触发

8. 支持DDR3分析与调试功能,支持用户定义DDR速率

9. 支持自动DDR3一致性测试功能

10. 支持limit极限测试,支持用户自定义极限;支持自定义测试循环次数

11. 提供4只带宽不小于1GHz,电容不大于4pF无源高阻探头



 
 
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